
// Efinity Top-level template
// Version: 2025.1.110.3.16
// Date: 2026-04-02 21:33

// Copyright (C) 2013 - 2025 Efinix Inc. All rights reserved.

// This file may be used as a starting point for Efinity synthesis top-level target.
// The port list here matches what is expected by Efinity constraint files generated
// by the Efinity Interface Designer.

// To use this:
//     #1)  Save this file with a different name to a different directory, where source files are kept.
//              Example: you may wish to save as ti180-tsemac-linux.v
//     #2)  Add the newly saved file into Efinity project as design file
//     #3)  Edit the top level entity in Efinity project to:  ti180-tsemac-linux
//     #4)  Insert design content.


module ti180-tsemac-linux
(
  (* syn_peri_port = 0 *) input clk_33m33,
  (* syn_peri_port = 0 *) input scl_in,
  (* syn_peri_port = 0 *) input sd_cmd_IN,
  (* syn_peri_port = 0 *) input [3:0] sd_dat_IN,
  (* syn_peri_port = 0 *) input sda_in,
  (* syn_peri_port = 0 *) input system_i2c_0_io_scl_read,
  (* syn_peri_port = 0 *) input system_i2c_0_io_sda_read,
  (* syn_peri_port = 0 *) input system_uart_0_io_rxd,
  (* syn_peri_port = 0 *) input my_ddr_pll_locked,
  (* syn_peri_port = 0 *) input my_pll_locked,
  (* syn_peri_port = 0 *) input tse_pll_locked,
  (* syn_peri_port = 0 *) input mipirx_ERR_CONTENTION_LP0,
  (* syn_peri_port = 0 *) input mipirx_ERR_CONTENTION_LP1,
  (* syn_peri_port = 0 *) input mipirx_ERR_CONTROL_LAN0,
  (* syn_peri_port = 0 *) input mipirx_ERR_CONTROL_LAN1,
  (* syn_peri_port = 0 *) input mipirx_ERR_CONTROL_LAN2,
  (* syn_peri_port = 0 *) input mipirx_ERR_CONTROL_LAN3,
  (* syn_peri_port = 0 *) input mipirx_ERR_ESC_LAN0,
  (* syn_peri_port = 0 *) input mipirx_ERR_ESC_LAN1,
  (* syn_peri_port = 0 *) input mipirx_ERR_ESC_LAN2,
  (* syn_peri_port = 0 *) input mipirx_ERR_ESC_LAN3,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_HS_LAN0,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_HS_LAN1,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_HS_LAN2,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_HS_LAN3,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_SYNC_HS_LAN0,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_SYNC_HS_LAN1,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_SYNC_HS_LAN2,
  (* syn_peri_port = 0 *) input mipirx_ERR_SOT_SYNC_HS_LAN3,
  (* syn_peri_port = 0 *) input mipirx_LP_CLK,
  (* syn_peri_port = 0 *) input mipirx_RX_ACTIVE_HS_LAN0,
  (* syn_peri_port = 0 *) input mipirx_RX_ACTIVE_HS_LAN1,
  (* syn_peri_port = 0 *) input mipirx_RX_ACTIVE_HS_LAN2,
  (* syn_peri_port = 0 *) input mipirx_RX_ACTIVE_HS_LAN3,
  (* syn_peri_port = 0 *) input mipirx_RX_CLK_ACTIVE_HS,
  (* syn_peri_port = 0 *) input mipirx_ESC_CLK_LAN0,
  (* syn_peri_port = 0 *) input mipirx_ESC_CLK_LAN1,
  (* syn_peri_port = 0 *) input mipirx_ESC_CLK_LAN2,
  (* syn_peri_port = 0 *) input mipirx_ESC_CLK_LAN3,
  (* syn_peri_port = 0 *) input [7:0] mipirx_RX_DATA_ESC,
  (* syn_peri_port = 0 *) input [15:0] mipirx_RX_DATA_HS_LAN0,
  (* syn_peri_port = 0 *) input [15:0] mipirx_RX_DATA_HS_LAN1,
  (* syn_peri_port = 0 *) input [15:0] mipirx_RX_DATA_HS_LAN2,
  (* syn_peri_port = 0 *) input [15:0] mipirx_RX_DATA_HS_LAN3,
  (* syn_peri_port = 0 *) input mipirx_RX_LPDT_ESC,
  (* syn_peri_port = 0 *) input mipirx_RX_SKEW_CAL_HS_LAN0,
  (* syn_peri_port = 0 *) input mipirx_RX_SKEW_CAL_HS_LAN1,
  (* syn_peri_port = 0 *) input mipirx_RX_SKEW_CAL_HS_LAN2,
  (* syn_peri_port = 0 *) input mipirx_RX_SKEW_CAL_HS_LAN3,
  (* syn_peri_port = 0 *) input mipirx_RX_SYNC_HS_LAN0,
  (* syn_peri_port = 0 *) input mipirx_RX_SYNC_HS_LAN1,
  (* syn_peri_port = 0 *) input mipirx_RX_SYNC_HS_LAN2,
  (* syn_peri_port = 0 *) input mipirx_RX_SYNC_HS_LAN3,
  (* syn_peri_port = 0 *) input [3:0] mipirx_RX_TRIGGER_ESC,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ACTIVE_CLK_NOT,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ACTIVE_NOT_LAN0,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ACTIVE_NOT_LAN1,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ACTIVE_NOT_LAN2,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ACTIVE_NOT_LAN3,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_CLK_NOT,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ESC_LAN0,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ESC_LAN1,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ESC_LAN2,
  (* syn_peri_port = 0 *) input mipirx_RX_ULPS_ESC_LAN3,
  (* syn_peri_port = 0 *) input mipirx_RX_VALID_ESC,
  (* syn_peri_port = 0 *) input mipirx_RX_VALID_HS_LAN0,
  (* syn_peri_port = 0 *) input mipirx_RX_VALID_HS_LAN1,
  (* syn_peri_port = 0 *) input mipirx_RX_VALID_HS_LAN2,
  (* syn_peri_port = 0 *) input mipirx_RX_VALID_HS_LAN3,
  (* syn_peri_port = 0 *) input mipirx_STOPSTATE_CLK,
  (* syn_peri_port = 0 *) input mipirx_STOPSTATE_LAN0,
  (* syn_peri_port = 0 *) input mipirx_STOPSTATE_LAN1,
  (* syn_peri_port = 0 *) input mipirx_STOPSTATE_LAN2,
  (* syn_peri_port = 0 *) input mipirx_STOPSTATE_LAN3,
  (* syn_peri_port = 0 *) input io_systemClk,
  (* syn_peri_port = 0 *) input io_tseClk_90,
  (* syn_peri_port = 0 *) input io_vspmemClk,
  (* syn_peri_port = 0 *) input io_tseClk,
  (* syn_peri_port = 0 *) input io_memoryClk,
  (* syn_peri_port = 0 *) input clk_byte_HS,
  (* syn_peri_port = 0 *) input rgmii_rxc_slow,
  (* syn_peri_port = 0 *) input rgmii_rxc_dum,
  (* syn_peri_port = 0 *) input rgmii_rxc,
  (* syn_peri_port = 0 *) input mux_clk,
  (* syn_peri_port = 0 *) input ram_clk,
  (* syn_peri_port = 0 *) input jtag_inst1_CAPTURE,
  (* syn_peri_port = 0 *) input jtag_inst1_DRCK,
  (* syn_peri_port = 0 *) input jtag_inst1_RESET,
  (* syn_peri_port = 0 *) input jtag_inst1_RUNTEST,
  (* syn_peri_port = 0 *) input jtag_inst1_SEL,
  (* syn_peri_port = 0 *) input jtag_inst1_SHIFT,
  (* syn_peri_port = 0 *) input jtag_inst1_TCK,
  (* syn_peri_port = 0 *) input jtag_inst1_TDI,
  (* syn_peri_port = 0 *) input jtag_inst1_TMS,
  (* syn_peri_port = 0 *) input jtag_inst1_UPDATE,
  (* syn_peri_port = 0 *) input io_ddrA_ar_ready,
  (* syn_peri_port = 0 *) input ddrAXI_arready,
  (* syn_peri_port = 0 *) input io_ddrA_aw_ready,
  (* syn_peri_port = 0 *) input ddrAXI_awready,
  (* syn_peri_port = 0 *) input [5:0] io_ddrA_b_payload_id,
  (* syn_peri_port = 0 *) input [5:0] ddrAXI_bid,
  (* syn_peri_port = 0 *) input [1:0] io_ddrA_b_payload_resp,
  (* syn_peri_port = 0 *) input [1:0] ddrAXI_bresp,
  (* syn_peri_port = 0 *) input io_ddrA_b_valid,
  (* syn_peri_port = 0 *) input ddrAXI_bvalid,
  (* syn_peri_port = 0 *) input cfg_done,
  (* syn_peri_port = 0 *) input [511:0] io_ddrA_r_payload_data,
  (* syn_peri_port = 0 *) input [511:0] ddrAXI_rdata,
  (* syn_peri_port = 0 *) input [5:0] io_ddrA_r_payload_id,
  (* syn_peri_port = 0 *) input [5:0] ddrAXI_rid,
  (* syn_peri_port = 0 *) input io_ddrA_r_payload_last,
  (* syn_peri_port = 0 *) input ddrAXI_rlast,
  (* syn_peri_port = 0 *) input [1:0] io_ddrA_r_payload_resp,
  (* syn_peri_port = 0 *) input [1:0] ddrAXI_rresp,
  (* syn_peri_port = 0 *) input io_ddrA_r_valid,
  (* syn_peri_port = 0 *) input ddrAXI_rvalid,
  (* syn_peri_port = 0 *) input io_ddrA_w_ready,
  (* syn_peri_port = 0 *) input ddrAXI_wready,
  (* syn_peri_port = 0 *) input clk_50m,
  (* syn_peri_port = 0 *) input io_asyncReset,
  (* syn_peri_port = 0 *) input phy_mdi,
  (* syn_peri_port = 0 *) input phy_rstn_IN,
  (* syn_peri_port = 0 *) input rgmii_rx_ctl_HI,
  (* syn_peri_port = 0 *) input rgmii_rx_ctl_LO,
  (* syn_peri_port = 0 *) input rgmii_rxc_phy,
  (* syn_peri_port = 0 *) input [3:0] rgmii_rxd_LO,
  (* syn_peri_port = 0 *) input [3:0] rgmii_rxd_HI,
  (* syn_peri_port = 0 *) input system_spi_0_io_data_0_read,
  (* syn_peri_port = 0 *) input system_spi_0_io_data_1_read,
  (* syn_peri_port = 0 *) output scl_out,
  (* syn_peri_port = 0 *) output scl_tri,
  (* syn_peri_port = 0 *) output sd_clk,
  (* syn_peri_port = 0 *) output sd_cmd_OUT,
  (* syn_peri_port = 0 *) output sd_cmd_OE,
  (* syn_peri_port = 0 *) output [3:0] sd_dat_OUT,
  (* syn_peri_port = 0 *) output [3:0] sd_dat_OE,
  (* syn_peri_port = 0 *) output sda_out,
  (* syn_peri_port = 0 *) output sda_tri,
  (* syn_peri_port = 0 *) output system_i2c_0_io_scl_write,
  (* syn_peri_port = 0 *) output system_i2c_0_io_scl_writeEnable,
  (* syn_peri_port = 0 *) output system_i2c_0_io_sda_write,
  (* syn_peri_port = 0 *) output system_i2c_0_io_sda_writeEnable,
  (* syn_peri_port = 0 *) output system_uart_0_io_txd,
  (* syn_peri_port = 0 *) output my_ddr_pll_rstn,
  (* syn_peri_port = 0 *) output my_pll_rstn,
  (* syn_peri_port = 0 *) output tse_pll_rstn,
  (* syn_peri_port = 0 *) output mipirx_FORCE_RX_MODE,
  (* syn_peri_port = 0 *) output mipirx_RESET_N,
  (* syn_peri_port = 0 *) output mipirx_RST0_N,
  (* syn_peri_port = 0 *) output [1:0] mux_clk_sw,
  (* syn_peri_port = 0 *) output jtag_inst1_TDO,
  (* syn_peri_port = 0 *) output [32:0] io_ddrA_ar_payload_addr,
  (* syn_peri_port = 0 *) output [32:0] ddrAXI_araddr,
  (* syn_peri_port = 0 *) output io_ddrA_ar_apcmd,
  (* syn_peri_port = 0 *) output ddrAXI_arapcmd,
  (* syn_peri_port = 0 *) output [1:0] io_ddrA_ar_payload_burst,
  (* syn_peri_port = 0 *) output [1:0] ddrAXI_arburst,
  (* syn_peri_port = 0 *) output [5:0] io_ddrA_ar_payload_id,
  (* syn_peri_port = 0 *) output [5:0] ddrAXI_arid,
  (* syn_peri_port = 0 *) output [7:0] io_ddrA_ar_payload_len,
  (* syn_peri_port = 0 *) output [7:0] ddrAXI_arlen,
  (* syn_peri_port = 0 *) output io_ddrA_ar_payload_lock,
  (* syn_peri_port = 0 *) output ddrAXI_arlock,
  (* syn_peri_port = 0 *) output io_ddrA_ar_payload_qos,
  (* syn_peri_port = 0 *) output ddrAXI_arqos,
  (* syn_peri_port = 0 *) output [2:0] io_ddrA_ar_payload_size,
  (* syn_peri_port = 0 *) output [2:0] ddrAXI_arsize,
  (* syn_peri_port = 0 *) output io_memoryResetn,
  (* syn_peri_port = 0 *) output io_vspmemResetn,
  (* syn_peri_port = 0 *) output io_ddrA_ar_valid,
  (* syn_peri_port = 0 *) output ddrAXI_arvalid,
  (* syn_peri_port = 0 *) output [32:0] io_ddrA_aw_payload_addr,
  (* syn_peri_port = 0 *) output [32:0] ddrAXI_awaddr,
  (* syn_peri_port = 0 *) output io_ddrA_aw_payload_allstrb,
  (* syn_peri_port = 0 *) output ddrAXI_awallstrb,
  (* syn_peri_port = 0 *) output io_ddrA_aw_apcmd,
  (* syn_peri_port = 0 *) output ddrAXI_awapcmd,
  (* syn_peri_port = 0 *) output [1:0] io_ddrA_aw_payload_burst,
  (* syn_peri_port = 0 *) output [1:0] ddrAXI_awburst,
  (* syn_peri_port = 0 *) output [3:0] io_ddrA_aw_payload_cache,
  (* syn_peri_port = 0 *) output [3:0] ddrAXI_awcache,
  (* syn_peri_port = 0 *) output io_ddrA_awcobuf,
  (* syn_peri_port = 0 *) output ddrAXI_awcobuf,
  (* syn_peri_port = 0 *) output [5:0] io_ddrA_aw_payload_id,
  (* syn_peri_port = 0 *) output [5:0] ddrAXI_awid,
  (* syn_peri_port = 0 *) output [7:0] io_ddrA_aw_payload_len,
  (* syn_peri_port = 0 *) output [7:0] ddrAXI_awlen,
  (* syn_peri_port = 0 *) output io_ddrA_aw_payload_lock,
  (* syn_peri_port = 0 *) output ddrAXI_awlock,
  (* syn_peri_port = 0 *) output io_ddrA_aw_payload_qos,
  (* syn_peri_port = 0 *) output ddrAXI_awqos,
  (* syn_peri_port = 0 *) output [2:0] io_ddrA_aw_payload_size,
  (* syn_peri_port = 0 *) output [2:0] ddrAXI_awsize,
  (* syn_peri_port = 0 *) output io_ddrA_aw_valid,
  (* syn_peri_port = 0 *) output ddrAXI_awvalid,
  (* syn_peri_port = 0 *) output io_ddrA_b_ready,
  (* syn_peri_port = 0 *) output ddrAXI_bready,
  (* syn_peri_port = 0 *) output cfg_reset,
  (* syn_peri_port = 0 *) output cfg_sel,
  (* syn_peri_port = 0 *) output cfg_start,
  (* syn_peri_port = 0 *) output io_ddrA_r_ready,
  (* syn_peri_port = 0 *) output ddrAXI_rready,
  (* syn_peri_port = 0 *) output [511:0] io_ddrA_w_payload_data,
  (* syn_peri_port = 0 *) output [511:0] ddrAXI_wdata,
  (* syn_peri_port = 0 *) output io_ddrA_w_payload_last,
  (* syn_peri_port = 0 *) output ddrAXI_wlast,
  (* syn_peri_port = 0 *) output [63:0] io_ddrA_w_payload_strb,
  (* syn_peri_port = 0 *) output [63:0] ddrAXI_wstrb,
  (* syn_peri_port = 0 *) output io_ddrA_w_valid,
  (* syn_peri_port = 0 *) output ddrAXI_wvalid,
  (* syn_peri_port = 0 *) output cs,
  (* syn_peri_port = 0 *) output dir,
  (* syn_peri_port = 0 *) output m0,
  (* syn_peri_port = 0 *) output m0z,
  (* syn_peri_port = 0 *) output m1,
  (* syn_peri_port = 0 *) output m1z,
  (* syn_peri_port = 0 *) output mosi,
  (* syn_peri_port = 0 *) output nslp,
  (* syn_peri_port = 0 *) output phy_mdc,
  (* syn_peri_port = 0 *) output phy_mdo,
  (* syn_peri_port = 0 *) output phy_mdo_en,
  (* syn_peri_port = 0 *) output phy_rst,
  (* syn_peri_port = 0 *) output [7:0] probe,
  (* syn_peri_port = 0 *) output rgb0_b,
  (* syn_peri_port = 0 *) output rgb0_g,
  (* syn_peri_port = 0 *) output rgb0_r,
  (* syn_peri_port = 0 *) output rgb1_b,
  (* syn_peri_port = 0 *) output rgb1_g,
  (* syn_peri_port = 0 *) output rgb1_r,
  (* syn_peri_port = 0 *) output rgmii_tx_ctl_HI,
  (* syn_peri_port = 0 *) output rgmii_tx_ctl_LO,
  (* syn_peri_port = 0 *) output rgmii_txc_HI,
  (* syn_peri_port = 0 *) output rgmii_txc_LO,
  (* syn_peri_port = 0 *) output [3:0] rgmii_txd_HI,
  (* syn_peri_port = 0 *) output [3:0] rgmii_txd_LO,
  (* syn_peri_port = 0 *) output sclk,
  (* syn_peri_port = 0 *) output step,
  (* syn_peri_port = 0 *) output system_spi_0_io_data_0_write,
  (* syn_peri_port = 0 *) output system_spi_0_io_data_0_writeEnable,
  (* syn_peri_port = 0 *) output system_spi_0_io_data_1_write,
  (* syn_peri_port = 0 *) output system_spi_0_io_data_1_writeEnable,
  (* syn_peri_port = 0 *) output system_spi_0_io_sclk_write,
  (* syn_peri_port = 0 *) output system_spi_0_io_ss
);


endmodule

